Ist die Erzeugung von Gerberdaten aus einem PCB-Layoutdatensatz ein 100% sicherer Prozess?

Die kurze und eindeutige Antwort ist NEIN, wie wir im Jahr 2010 zweimal erfahren mussten. Diese Antwort wird niemanden überraschen, der mit Werkzeugen zur Erstellung von PCB Layouts vertraut ist. Leiterplatten Layout Software bzw. deren Funktionen zur Gerberdatenerzeugung sind selten zu 100% validiert und fehlerfrei. Mit den Standardprozessen, z.B. mit automatischem PCB Design Rule-Check oder optischer Kontrolle, lassen sich Fehler bei der Gerberdatenerzeugung nicht immer frühzeitig aufspüren. Natürlich werden sie letztendlich doch entdeckt – allerdings viel zu spät und im ungünstigsten Fall erst auf der fertig bestückten Leiterplatte, bei der Inbetriebnahme durch den Endkunden. Im Folgenden möchte ich daher die Problematik und eine von uns erprobte Methode zur Gerberdaten-Validierung darstellen.

Mitte 2010 wurde auf fünf bei uns im Hause bestückten Musterbau-gruppen (14 Lagen Multilayer) ein Problem festgestellt. Das Leiterplatten Layout für diese Musterbaugruppen war von uns mit einem Standard-Layout-Tool der mittleren Preisklasse erstellt worden. Nach der Produktion bei einem Leiterplattenhersteller wurden die PCBs in unserem Bereich Leiterplatten Bestückung weiterverarbeitet und an den Kunden ausgeliefert. Der stellte bei der Inbetriebnahme ein Problem auf den Leiterplatten fest; die Baugruppe reagierte nicht wie erwartet.

Bei der Untersuchung der Ursachen entdeckten wir dann auf den Leiterplatten einen Kurzschluss zwischen einer Signalleitung und einer Massefläche. Und wir mussten feststellen, dass bereits die von uns erzeugten Gerberdaten diesen Fehler enthielten.

Eine erneute Überprüfung der archivierten Original-Layoutdaten mit dem in der PCB Layout Software integrierten Designrule-Check ergab jedoch keine Fehlermeldung.
Auch der hinzugezogene Leiterplattenhersteller konnte beim elektrischen Test keinen Fehler entdecken, da die unbestückte Leiterplatte nach dem Herstellungsprozess physikalisch nur gegen die aus den Gerberdaten extrahierte Netzliste geprüft wird. Der Fehler in den Gerberdaten war also zwangsläufig in die E-Test-Netzliste übertragen worden, die der Leiterplattenhersteller erzeugt hatte.
Die eigentliche Ursache des Problems konnte letztendlich auf einen Fehler in der Layout-Software zurückgeführt werden. Beim Fluten von Kupferflächen ist in einer bestimmten Layoutkonstellation ein bis dahin unbekannter Fehler aufgetreten. Dieser konnte mit den üblichen Werkzeugen, z.B. mit dem softwareeigenen Designrule-Check, nicht erkannt werden.

Unsere Analysen, die das Ziel verfolgten, solche Probleme dauerhaft zu vermeiden, führten zu folgenden Feststellungen:

• Vielen Leiterplattenherstellern ist die Problematik fehlerhaft gefluteter Kupferflächen bereits gut bekannt. Einige Kunden übertragen sogar die Aufgabe des Flutens von Kupferflächen einfach den Leiterplattenherstellern. Dadurch werden jedoch die Fehler nicht vermieden, weil auch die CAM-Werkzeuge der Leiterplattenhersteller Probleme mit dem Fluten haben können; mit dieser Maßnahme wird nur dieVerantwortung für mögliche Fehler dieser Art verlagert.
• Mit Hilfe der IPC-D-356 Netzliste bzw. deren Weiterentwicklungen IPC-D-356A und IPC-D-356B, im Folgenden IPC-D-356 Netzliste genannt, lassen sich Fehler bei der Gerberdatenerzeugung frühzeitig erkennen, d.h. direkt nach der Datenausgabe durch den Leiterplatten Designer und vor der Herstellung der Leiterplatte..

Die auf Koordinaten basierende IPC-D-356 Netzliste wird bei Leiterplattenherstellern schon seit vielen Jahren für den E-Test von unbestückten Leiterplatten eingesetzt und von vielen CAM-Software-Tools und E-Test-Maschinen (Flying Probe und Nadelbett Tester) unterstützt.

Neben Komponentenname, Referenzname, Pin Name und Netzname enthält die IPC-D-356 Netzliste u.a. auch Informationen über Koordinaten der SMD- und Through Hole Pads, Pad Abmessungen und Bohrdurchmesser.

Parallel zur Erzeugung von Gerberdaten enthalten viele Leiterplatten-Layoutwerkzeuge bereits Tools zur Erstellung einer IPC-D-356 Netzliste. Diese kann mit unterschiedlichen am Markt erhältlichen CAM-Werkzeugen verarbeitet und zum Vergleich von Gerberdaten und Layout-Netzlisten verwendet werden. Der Vergleich der aus dem Layout und den Gerberdaten extrahierten Netzlisten liefert dann z.B. folgende Informationen:

• OPEN – nicht angebundene Pads,
• SHORT – Kurzschluss von Netzen,
• NO COPPER – fehlendes Pad in den Gerberdaten,
• COMPONENT NOT FOUND – nicht vorhandenes Bauteil in den Gerberdaten,
• PIN LOC DOES NOT MATCH – Pin Position in den Gerberdaten stimmt nicht mit den Koordinaten der IPC-D-356 Netzliste überein.

Nach intensiver interner Diskussion des beschriebenen Problems und des erkennbaren Lösungsansatzes haben wir beschlossen, unseren Prozess zur Gerberdaten-Validierung umzugestalten. Ziel war die frühzeitige Aufdeckung bisher nicht erkennbarer Fehler und die Beseitigung der Ursachen.

Hier die wichtigsten neu eingeführten Maßnahmen:

1. Neben den Gerberdaten erzeugen wir, sofern die Layoutsoftware diese Möglichkeit bietet, aus den Layoutdaten auch die IPC-D-356 Netzliste.
2. Aus den Gerberdaten generieren wir mit einer CAM-Software in einem weitgehend automatisierten, jedoch zeitintensiven Prozess eine Prüf-Netzliste.
3. Danach folgen ein Vergleich der IPC-D-356 Netzliste mit der Prüf-Netzliste und die Auswertung der Ergebnisse. Für den Abgleich werden die automatischen Funktionen der CAM-Software eingesetzt.
4. Sofern der Vergleich Unterschiede oder Unregelmäßigkeiten aufzeigt, werden die Ursachen gesucht und ggf. das Leiterplatten Layout nochmals modifiziert und/oder die Gerberdaten mit geänderten Ausgabeparametern neu erzeugt.
5. Um Prüfungen der Gerberdaten auch im Leiterplatten-Produktionsprozess zu ermöglichen, setzen wir künftig auf die ausschließliche Zusammenarbeit mit Leiterplattenherstellern, die den Vergleich von Gerberdaten mit IPC-D-356 Netzlisten im eigenen Haus durchführen können oder diesen Prozess mittelfristig einführen werden.

Der neue Prozess der Gerberdaten-Validierung befindet sich in unserem Hause nun schon einige Zeit in der Überprüfungsphase. Hierbei wurden sowohl unterschiedliche CAM-Softwarelösungen als auch die Möglichkeit der Datenprüfung direkt beim Leiterplattenhersteller getestet. Über einen Zeitraum von mehreren Monaten konnten dadurch folgende Probleme frühzeitig erkannt und noch vor dem Start der Leiterplatten Fertigung beseitigt werden:

• Eine fehlende Verbindung in den Layoutdaten einer Multilayer-Platine. Der Schaltplan Entwickler hatte sich bei der Vergabe eines Signal-Flags vertippt und damit ein „Ein-Pin-Netz“ erzeugt.
• In einem Leiterplatten Layout war die geforderte Verbindung zwischen AGND und GND nicht ausgeführt. Der Standard DRC-Check konnte die fehlende Verbindung nicht feststellen.
• Durch einen Fehler in der Leiterplatten-Layout-Software wurde eine Bohrung in den Innenlagen einer Multilayer-Platine nicht freigerechnet.
• Der Leiterplattenhersteller hatte beim Verarbeiten der Gerberdaten versehentlich Pads gelöscht. Mit Hilfe unserer IPC-D-356 Netzliste war er in der Lage, dies frühzeitig zu erkennen.

Falls Sie bei uns Leiterplatten bestücken und hierzu auch die Leiterplatten durch uns beschaffen lassen, bitten wir Sie, uns neben den üblichen Gerber- Bohr- und Maskendaten künftig auch eine IPC-D-356 Netzliste zur Verfügung zu stellen. Wir führen dann die Prüfung ihrer Gerberdaten gegen die von Ihnen bereitgestellte IPC-D-356 Netzliste durch bzw. beauftragen hierzu direkt einen unserer Leiterplattenhersteller. Wenn Sie keine Möglichkeit haben, eine IPC-D-356 Netzliste zu generieren, nehmen wir selbstverständlich auch weiterhin die üblichen Standard-Datensätze entgegen. Gerne übernehmen wir für Sie auch das Schaltplan- und Layout Design.

Sollten Sie noch Fragen haben oder Unterstützung benötigen, stehe ich Ihnen gerne zur Verfügung.

Nedzad Osmanovic-Schmöger
Certified Interconnect Designer (IPC)
Tel. +49 (0)731 49117-64
Fax +49 (0)731 49117-11
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